随着 IC 输出开关速度提高，电路工作频率提高，几乎所有设计都遇到了信号完整性问题。信号完整性问题解决得越早，设计效率就越高，从而可避免在电路板设计完成之后才增加端接器件。本文介绍解决 SI 问题几种技巧。
    信号完整性问题主要指信号过冲和阻尼振荡现象，它们主要是 IC 驱动幅度和跳变时间函数。超标准设计可以解决 SI 问题。关于布线、拓扑结构和端接方式，工程师通常可以从 CPU 制造商那里获得大量建议，然而，这些设计指南还有必要与制造过程结合起来。
一、设计前准备工作
　　在设计开始之前，必须先行思考并确定设计策略，这样才能指导诸如元器件选择、工艺选择和电路板生产成本控制等工作。就 SI 而言，要预先进行调研以形成规划或者设计准则，从而确保设计结果不出现明显 SI 问题、串扰或者时序问题。
二、电路板层叠
　　与制造和成本分析工程师交流可以确定电路板层叠误差，这时还是发现电路板制造公差良机。几乎每一个插入其它电路板或者背板 PCB 都有厚度要求，而且多数电路板制造商对其可制造不同类型层有固定厚度要求，这将会极大地约束最终层叠数目。应该采用阻抗控制工具为不同层生成目标阻抗范围，务必要考虑到制造商提供制造允许误差和邻近布线影响。 在信号完整理想情况下，所有高速节点应该布线在阻抗控制内层，但实际上，必须经常使用外层进行所有或者部分高速节点布线。要使 SI 最佳并保持电路板去耦，就应该尽可能将接地层 / 电源层成对布放。
三、串扰和阻抗控制
　　来自邻近信号线耦合将导致串扰并改变信号线阻抗。相邻平行信号线耦合分析可能决定信号线之间或者各类信号线之间“安全”或预期间距。如果设计中包含阻抗重要节点，就必须将布线放置在一层上以得到想要阻抗。
四、重要高速节点
　　延迟和时滞是时钟布线必须考虑关键因素。因为时序要求严格，这种节点通常必须采用端接器件才能达到最佳 SI 质量。要预先确定这些节点，同时将调节元器件放置和布线所需要时间加以计划，以便调整信号完整性设计指针。
五、技术选择
　　不同驱动技术适于不同任务。作为信号完整性设计通用准则，转换速度越慢，信号完整性越好。 50MHz 时钟采用 500ps 上升时间是没有理由。一个 2-3ns 摆率控制器件速度要足够快，才能保证 SI 品质，并有助于解决象输出同步交换 (SSO) 和电磁兼容 (EMC) 等问题。在这个设计阶段，要从 IC 供货商那里获得合适仿真模型。为了有效覆盖 SI 仿真，需要一个 SI 仿真程序和相应仿真模型。在预布线和布线阶段你应该建立一系列设计指南，它们包括︰目标层阻抗、布线间距、倾向采用器件工艺、重要节点拓扑和端接规划。